АВТОМАТНІ МОДЕЛІ ТА СИНТЕЗ ЗАСОБІВ КОНТРОЛЮ АПАРАТНОЇ РЕАЛІЗАЦІЇ АЛГОРИТМІВ ЗАМІЩЕННЯ КЕШ-ПАМ’ЯТІ
Анотація
Синтез автоматних моделей політик заміщення алгоритмів pseudo – LRU, адаптивного ARC та MRU показує, що неодмінною компонентою моделі є вихідна комбінаційна логіка селекції елементів блоку даних кешпам’яті за напрямками q. Ця компонента побудована на підставі логічних рівнянь структурного синтезу, які описують логіку роботи дешифратора. Відомо, що типова комбінаційна логіка дешифратора перетворює двійковий код в унітарний код і це є умова його безпомилкової роботи. Таким чином, умовами помилкової роботи стануть вихідні двійкові комбінації, які відрізняються від комбінацій унітарного коду. В статті реалізовані два варіанти синтезу засобів контролю логіки роботи дешифраторів. Перший варіант ґрунтується на автоматній моделі апаратури контролю без елементів пам’яті з подальшим синтезом отримання мінімальних нормальних форм перемикальної функції, яка описує логіку функціонування комбінаційної схеми базису «і-ні». Другий варіант ґрунтується на автоматній моделі апаратури контролю з елементами пам’яті з ідеєю підрахунку логічних одиниць на виходах комбінаційної логіки селекції q напрямків. Для цього в структуру автоматної моделі включені такі елементи пам’яті, як синхронний регістр зсуву та синхронний двійковий лічильник з додатковою логікою керування входом інкременту. В якості компоненти порівняння з константним значенням логічної одиниці виступає двійковий компаратор з вихідним результатом функції порівняння для визначення наявності або відсутності помилки. Також, додатково, в статті наведений розрахунок таких параметрів технічної діагностики, як достовірність контролю, достовірність функціонування, приріст достовірності функціонування та коефіцієнт ефективності контролю і діагностування
Завантаження
Посилання
2. Safaa S. Omran, Ibrahim A. Amory, “Implementation of LRU Replacement Policy for Reconfigurable Cache Memory Using FPGA”, 2018 International Conference on Advanced Science and Engineering, Kurdistan Region, Iraq, November, 12-14, pp.13-18.
3. T.S.B. Sudarshan, Rahil Abbas Mir, S.Vijayalakshmi, “Highly Efficient LRU Implementations for High Associativity Cache Memory”. Birla Institute of Technology and Science, Pilani, Rajasthan 330331 INDIA, 2017.
4. Jaafar Alghazo, Adil Akaaboune, Nazeih Botros, “Cache Replacement Algorithm Records”. 2004 International Workshop on Memory Technology, Design and Testing, Illinois, USA, August, pp.19-24.
5. Zaid Al-Ars, Member, IEEE, Said Hamdioui, Member, IEEE, Georgi Gaydadjiev, Member, IEEE, and Stamatis Vassiliadis, Fellow, IEEE Test Set Development for Cache Memory in Modern Microprocessors IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 16, NO. 6, JUNE 2008
6. Д.В. Гутенко “Об одном подходе к синтезу схем контроля дешифраторов”. Сумский государственный университет, г. Сумы Вісник СумДУ. Серія “Технічні науки”, No3’ 2011
7. Угрюмов Е. П. Цифровая cхемотехника. – Санкт Петербург: БХВ-Петербург, 2010. -С. 816.
8. Согомонян Е. С. Самопроверяемые устройства и отказоустойчивые системы /Е. С. Согомонян, Е. В. Слабаков. – Москва: Радио и связь, 1989. – 208 с
This work is licensed under a Creative Commons Attribution-NonCommercial 4.0 International License.
